На KickStarter Плата для разработчика Xilinx Spartan6 + IDE

[svkior.livejournal.com]

Нашел тут интересный проект.

Парни из Scarab Hardware сделали платку для школьников и энтузиастов в размер кредитной карты:





На борту:

• Spartan6 LX9


• USB JTAG


• USB 2.0 Slave 480 Mbit/s


• HDMI


• 8-ми канальный 8-ми битный АЦП 1 Мегавыборка в сек


• 32МБайта SDRAM


• 64МБит SPI Flash


• Разъем MicroSD


• Стерео Аудио Выход с SigmaDelta ЦАП


• 24 канала дискретного ввода-вывода


• 8 Светодиодов

В комплекте с платой идет упрощенная IDE, которая поддерживает создание проектов,
вызов Xilinx XST, Xilinx Place&Route, Заливка прошивки в плату.



Также в комплект поставки входят рабочие примеры:

1. Логический анализатор


2. Мультимедиа плейер


3. Эмулятор игровой консоли


4. Эмулятор Arduino


5. Стереокамеру

Ccылка на кикстартере:
https://www.kickstarter.com/projects/1812459948/minispartan6-a-powerful-fpga-board-and-easy-to-use

Я свои 30 серебрянников пожалуй отдам, уж больно платка удобная и со всем, чем нужно на борту для экспериментов.



Ps. Народ уже собрал больше $11к при требуемых семи с полтинной.

Comments

[svkior.livejournal.com]

Ну вообще то это открытая информация.
Я постоянно шью Spartan через GPIO ARM.
По моему в 504-м XAPPе все написано.
Если сами не найдете, можете написать мне в личку - куском кода поделюсь.

Там стоит FTDI конвертер USB в FIFO + 4 ноги GPIO.
FIFO подцеплена ножками к ПЛИСу.
GPIO - к JTAG. Собственно ничего особенного.
У меня похожее решение в плате, которой лет уж 5 наверное.

[vkorehovisback.livejournal.com]

xapp058
спасибо, я нашел в инете проект для ардвино.
http://balau82.wordpress.com/2012/02/05/jtagwhisperer-arduino-as-a-xsvf-programmer/

мне пока не нужно, просто ня будущее.

[vkorehovisback.livejournal.com]

о кстате, может вы в курсе, а почему когда я нажимаю PROG то, все выводы выдают логическую еденицу?
таже хрень при включении питания.
Xilinx II.
можно как-то заставить делать ноль а не еденицу при включении. и чтобы оно запомнило при следующей перезагрузке?
а то на короткий момент при загрузке с flesh выдает еденицы..
а еще есть символ STARTUP_SPARTAN2.
там есть ввод GSR для того чтобы не городить свой ресет.
насколько я понимаю он делает ресет на те значения которые указаны в initial блоках.
практически нет информации по этому элементу, что делать с остальными пинами, оставлять неподключенными? как долго занимает этот ресет?
можно его использовать для PCI RST?

[svkior.livejournal.com]

1. При подаче питания или в процессе программирования все I/O буфера переводятся в Z состояние с пулапом порядка 10k (нужно точно смотреть в даташите). Если вы хотите, чтобы там был логический "0" - то должны привязывать выходные ножки к 0, либо инвертировать сигналы дальше. Это детские грабли. У меня таких 2 или 3 платы лежит. Ладно бы одна ((((.

2. Что такое STARTUP_SPARTAN2 - не знаю. Работаю в основном со Spartan3, 3E, 3A, Virtex-5, Spartan-6.

3. Вы неправильно понимаете секцию initial. Эта секция нужна только для моделирования и не является синтезируемым подмножеством языка. Если вы хотите, чтобы регистры при ресете вставали в нужные значения, то нужно писать конструкции вида:

reg oSysOn;

always @(posedge iClk, posedge iRst)
if (iRst)
oSysOn <= 0;
else if (iTurnOn)
oSysOn <= 1;
else if (iTurnOff | LocalStr | RemoteStr)
oSysOn <= 0;

И заводить сигнал GSR как iRst.

В такой форме ресет разведется именно так, как нужно. Данная конструкция займет ровно 1 LUT и один регистр, сигнал сброса придет от GSR напрямую. Во всех остальных случаях будет лажа.

4. GSR - это специальный вход, который при помощи буферов разведен по всему кристаллу без заходов в коммутаторы связей. При этом, если конструкция always для сброса регистра выполнена асинхронно - то возможна коммутация этого сигнала на set или reset каждого триггера.

5. Советую вам изучить на простейших модулях (2 регистра, 3 регистра с минимальной логикой), топологию разведенного в ПЛИС при помощи хотя бы Xilinx-овского редактора топологии. Потому что Verilog - язык описания аппаратуры, создававшийся для создания ИС, а топологию ПЛИС придумали гораздо позже, чем Verilog. По этому, прямой, с точки зрения ИС, код абсолютно криво ложиться в ПЛИС и наоборот.

[poulsam.livejournal.com]

Елки, вы единственный известный мне инженер в жж!

[svkior.livejournal.com]

Спасибо за комплимент, но я простой бизнесмен ))))

[vkorehovisback.livejournal.com]

1. Где-то мелком смотрел что есть программируемый пул даун который можно программировать на каждую секцию IOB. и который сохраняет состояние после потери питания. Но не могу снова найти. И какие устройства это поддерживают тоже.

но не суть. Я всю логику спроектировал уже с расчетом на active low, такчто на 'ти грабли я не наступил. А видел что там по умолчанию пулап.

2. STARTAP_SPARTAN3 и так далее тоже есть
3. Я знаю что она не синтезируется напрямую но значения инициализации которые устанавливаются там в процессе компиляции присваиваются к вводам INIT флипфлопов. которые загружаются после питания. и после GSR тоже.
4. какраз так писать не нужно, особенно в Xilinx:
http://www.eetimes.com/document.asp?doc_id=1278998
5. я уже пользуюсь FPGA Editor.

[vkorehovisback.livejournal.com]

да INIT, вход имеется ввиду не физический а примитива Х_FF
а это в свою очередь определяет коммутацию с GSR
SET или RESET

[svkior.livejournal.com]

4. Пошел сыпать голову пеплом. Почитал. Возьму тайм-аут. Походу кому-то светит глобальный рефак.

[svkior.livejournal.com]

Разборка с девами закончилась 50-50.
Мне припомнили, что когда мы переходили с Actel на Xilinx, то у нас были прения по этому поводу.
Закончилось все тем, что сигнал ресет формируем ширины 100 мс.
А код катит и для Xilinx и для Actel.
+ Бесплатный бонус в виде того, что если чего то не влезло - есть где оптимизировать.

[vkorehovisback.livejournal.com]

ну да, большой проблемы в этом я не вижу.
разве что более Error prone. можно что-то забыть инициализировать.

[alga.livejournal.com]

У Spartan-2 вход M2 управляет пулапами до завершения конфигурации, "1" - включены, "0" - выключены. Если правильно помню, при выключеных пулапах без внешних резисторов входы во время конфигурации будут плавать куда угодно. Выходы в конце конфигурации могут дернуться в "1" даже если у них задан "0" как начальное состояние.

PS А зачем люди до сих пор используют Spartan-2?

[vkorehovisback.livejournal.com]

чтобы не городить bus switches при работе с PCI 5V.
вот у меня так и происходят, выводы дергаются в 1 в конце конфигурации.
это бред, но карта то PCI, это нарушение спецификации...

[svkior.livejournal.com]

Надо было городить bus switches.

[vkorehovisback.livejournal.com]

ну может быть, теперь жалею, иногда, но не сильно.
но это же не конец света, и это моя первая карта и первый FPGA да и вообще первый high speed.
я уже потом нашел как генерировать ЙИБИСь модель в Xilinx ISE.
и эту модель подцепить в Altium. Тогда можно использовать симуляцию Signal Integrity.
у меня пост-фактум она получилась пределе 3.7нs на спад фронтов при том что PCI спека разрешает 4нс максимально.
Также и импенданс дорожек "на пределе", тогда не знал как трассировать с импендансом и вообще не сильно заморачивался. Да и вообще наверное нужно было использовать BGA корпус.

[svkior.livejournal.com]

Я думаю, и меня все остальные комментаторы поддержат, что для первой платы - это оооочнень круто.
Моя первая PCI плата вообще не завелась.

[vkorehovisback.livejournal.com]

а в других xilinx поделках подругому?

[alga.livejournal.com]

Они все время немного чудят, то в одном месте, то в другом. Один раз, лет 7 или 8 назад, со Спартан-3 было просто эпически - я часов после десяти изнурительной и безуспешной борьбы вообще решил что все, привет, сошел с ума. Началось все с того что при тестировании совершенно мелкого изменения в дизайне оно то работает то нет, а потом, по ходу радикальных изменений и выкидывания больших кусков кода с целью понять что же происходит, эффекты начали множиться и расползаться ("design might not work successfully" - это Xilinx очень мягко написал про то что может происходить) - уже и какие-то непонятные сигналы появляются и исчезают на ножках которые давно не описаны в коде вообще, причем результат каждой перезагрузки конфигурации через JTAG немного не похож на предыдущий. А ларчик просто открывался, я потом чисто случайно обнаружил. Вот так я провел длинные выходные, а в первый рабочий день позвонил "своему" инженеру в техподдержке Xilinx, и он через полчаса радостно отозвался "да, мы уже пару месяцев знаем про это". Хотел сгоряча наговорить нехороших слов, но в итоге убедил его написать http://www.xilinx.com/support/answers/22255.html чтоб другие не мучались :)

[svkior.livejournal.com]

Спасибо огромное за коментарий и ссылку. Ткну разработчикам.

Тоже иногда случалось подобное, но именно наплывами, и быстро пропадало.
Причем при работе именно с красным программатором, а с дешевым Digilent-ом все было ОК.
"Вылечилось" это все после того как мы перешли на AutoHDL (наша самописная система сборки проектов и программирования для ПЛИС).
Значит мы это вылечили случайно.

[vkorehovisback.livejournal.com]

зато я заметил что влияет на то, что единицы будут долго или быстро (т.е. на всем протяжении конфигурации или только в конце)
на это влияют наводки в проводах подключенных к JTAG (которые у меня просто болтаются) если удерживать нажатым PROG, и начать теребить провода, тогда на каком-то этапе светодиоды загараются и "защекиваются", если потеребить еще немного, то разощелкиваются и потухают:) вот так и живем:) схему подключения JTAG я взял из ихней XAPP какого-то.

[vkorehovisback.livejournal.com]

да, действительно M2 определяет, у меня он уже 0, но всеравно выводы скачат в еденицы:(

[svkior.livejournal.com]

Попробуйте навесить пулдаун 1k. Это может быть просто воздух.

[vkorehovisback.livejournal.com]

на PCI шине пулдауны зашрещены например. так что проблема актуальная.
причем прикол в том что иногда сразу после прошивки, есть скачек едениц на выходах в самом конце конфигурации.
а иногда, если устройство постоит, видимо в нем какие-то емкости разрядятся оно выдает единицы уже на всем протяжении конфигурации. причем стойкие, у меня на всех LED уже есть встроенный пулдавн 10к.
на других выводах я использую active-low логику как и писал и проблемы не будет.
мне просто интересно что это такое...

[vkorehovisback.livejournal.com]

кстате, иногда при нажатии PROG выводы выдают логические еденицы а иногда нет:)
иногда именно дергается только при окончании конфигурации.

[svkior.livejournal.com]

Второго под рукою нет.
На 6-м с пулдаунами осцилом есть небольшой пичек амплитудой 1 в.